AMD может удвоить объем кэша L3 на процессорах 7nm Epyc

AMD может продемонстрировать свои предстоящие 7-нм процессоры Epyc на мероприятии New Horizons, но затронула многие архитектурные улучшения и улучшения для ядра. Мы знаем, что чип объединяет серию из 7nm chiplets (каждая из которых содержит восемь ядер процессора), но пока не выявлены мелкие детали организации кэширования или дизайна CCX. Новая точка данных, предоставленная SiSoft Sandra, предполагает, что AMD удвоила объем кэша L3 на процессорное ядро, по крайней мере, на Epyc.

Удвоение общего количества кеша L3 на ядро ​​является ожидаемым шагом для AMD и должно помочь улучшить производительность Epyc в целом. Существующая CCX-реализация AMD выделяет 8 Мбайт L3 на CCX с двумя CCX на кристалл. Время пинга между логическими ядрами составляет примерно 26 нс при пинге одного и того же ядра ЦП, 42 нс при пинге в пределах одного и того же CCX и 142 нс при пинге другого CCX из одного и того же физического кристалла. Это не намного лучше, чем латентность памяти, которую вы получаете, когда вы выходите в основную память, чтобы получить данные таким образом.

Это означает, в совокупности, что Epyc фактически не имеет 64MB L3 вообще, в каком-либо значимом смысле. Он имеет 8 кэшей L3 по 8 Мбайт каждый. Это отлично подходит для приложений, которые могут вписываться в срез кеша 8 МБ, но это препятствует Epyc в любом приложении, которое не подходит для этой модели доступа. Как показывает эталонная оценка латентности памяти от Anandtech, латентность памяти Epyc в двойных случайных чтениях довольно конкурентоспособна ниже 8 МБ и значительно хуже, чем Intel выше этой точки.

Удвоение количества кеша L3 на кубик, очевидно, улучшит производительность приложений, которые вписываются в пул доступа 16 МБ, но не 8Мб. Однако я хочу предупредить, что это единственное изменение, внесенное AMD в общую организацию Epyc. Решение организовать Epyc как набор 7-нм chiplets, которые подключаются к общей матрице ввода-вывода, будет влиять на связь между ядрами. Не совсем ясно, как изменится ситуация с кремнием AMD в Риме, потому что компания еще не выпустила эту информацию, но есть много регуляторов и циферблатов, которые AMD могла бы изменить. В дополнение к физическим изменениям, которые мы знаем, включая 7nm Epyc, есть потенциальные изменения в стратегии кэширования, улучшения Infinity Fabric, изменения дизайна CCX и даже сдвиги в том, как AMD управляет потреблением энергии в своих кэшах, что потенциально может повлиять на латентность памяти. Зная, что компания, вероятно, удвоится в кеше L3, расскажет нам что-то о Риме, но это не вся история.

Как это изменение может повлиять на рабочий стол Рызена, неясно. AMD может предпочесть сохранить один и тот же размер кеша L3 на один кубик, или он может слить некоторые L3 для восстановления плохих фишек или провести различие между частями Epyc и Ryzen. Оригинальный Ryzen компании начал использовать один и тот же кремний во всех семействах продуктов в максимально возможной степени, но некоторые из процессоров второго поколения Ryzen 5 имеют меньшие кеши L3 (8 Мбайт на Ryzen 5 2500X против 16 МБ на Ryzen 5 1500X) ,

Читать далее

Как работают кэши ЦП L1 и L2 и почему они являются неотъемлемой частью современных микросхем

Вам когда-нибудь было любопытно, как работает кеш L1 и L2? Мы рады, что вы спросили. Здесь мы глубоко погружаемся в структуру и природу одного из самых фундаментальных проектов и инноваций вычислительной техники.

AMD DemoS 3D Stateded Ryzen 9 5900X: 192 МБ кэша L3 в 2TB / S

У AMD был неожиданный сюрприз в Computex: CPU с большим количеством кэша L3, а также претензившаяся в восходящем эквивалентном возвышении производительности.

Как работают L1 и L2 CPU кэширует работу, и почему они являются неотъемлемой частью современных чипсов

Когда-нибудь было любопытно, как работают в кэше L1 и L2? Мы рады, что вы спросили. Здесь мы глубоко погрузимся в структуру и природу одного из самых фундаментальных проектов вычислений и инноваций.

Massive MILAN-X AMD MILAN-X приходит в 1 квартале 2022 с 768 МБ кэша L3, 64 ядра

Огромный L3 AMD MILAN-X CPU MILAN-X будет отправлять в 1 квартале 2 2022 и совместима с существующими материнными платами EPYC.