Західний цифровий сервіс RISC-V "Swerv" тепер доступний безкоштовно

Компанія Western Digital оголосила про завершення роботи над ядром процесора Swerv RISC-V і опублікувала абстракцію рівня передачі регістрів (RTL). Публікація коду RTL дозволяє іншим компаніям використовувати дизайн.

Ініціативи з відкритим вихідним кодом і ISA існували вже десятиліття, але RISC-V зібрав критичну екосистему та корпоративні інтереси в цих проектах, де історично мало стимулів до бай-ін. Проблема не є насамперед економією коштів, особливо оскільки розміри вузлів зменшуються, витрати на ліцензування ядра ARM просто не є основною частиною загальної кількості. Кінець традиційного масштабування Закону Мура повернув інтерес до МСА, як і зростання IoT, AI, ML, а також необхідність нових архітектур для вирішення цих проблем.

Western Digital опублікувала документацію, щоб поділитися деякими своїми думками на цю тему. Вона зосереджена на модульності, настроюється, налаштовуваній природі ISA RISC-V перед тим, як:

Оскільки програми "Великі дані" та "Швидкі дані" починають створювати більш екстремальні робочі навантаження, для того, щоб досягти меж сьогоднішніх архітектур загального призначення, потрібні спеціально створені архітектури. Програми, які потребують аналітики, машинного навчання, штучного інтелекту та смарт-систем, вимагають спеціально побудованих архітектур.

Для побудови повноцінної екосистеми для ISA потрібен час, тому перші комерційні ядра RISC-V, які ми бачимо на ринку, зосереджуються на менших нішах. У цьому випадку, Swerv призначений для підтримки операцій спостереження в реальному часі, живлення пристроїв IoT і виконання аналітики в реальному часі на граничних даних.

Swerv компанії Western Digital є малопотужним дизайном з двосторонньою суперскалярною архітектурою і восьмиступінчастим конвеєром. Якщо реалізована в 28-нм технології, вона може працювати з тактовою частотою до 1,8 ГГц. Симуляція продуктивності називається 4,9 CoreMark / МГц, що зробить цей процесор трохи швидшим, ніж старший Cortex-A15 ARM.

Western Digital також оголошує свою власну технологію пам'яті OmniXtend, яка дозволяє підтримувати когерентність кешу по мережах Ethernet. Ця можливість була спільно розроблена з іншим головним гравцем в екосистемі RISC-V, SiFive, і повинна бути розширюваною для вирішення інших типів прискорювачів.

Оскільки апаратне забезпечення не є дуже корисним без використання програмного забезпечення, Western Digital відкриває симулятор набору інструкцій Swerv. Це програмна програма для моделювання виконання коду на ядрах Swerv, що прискорює загальний час до розробки. Хоча ми не повинні очікувати, що ці ядра з'являться в основних комп'ютерах, WV Swerv може мати цікаву роль у пристроях зберігання даних майбутнього - так само як і RISC-V. Проект Github Western Digital можна знайти тут.

Читати далі

RISC-V навшпиньки до основного потоку завдяки платформі розробників SiFive, високопродуктивний процесор

RISC V продовжує проникати на ринок, цього разу завдяки дешевшій та повнофункціональнішій тестовій материнській платі.

Seagate представляє власні ядра RISC-V для майбутніх контролерів зберігання

Щоб досягти своєї мети в 50 ТБ на диск протягом наступних кількох років, Seagate вирішила, що потрібен спеціальний контролер зберігання. RISC-V запропонував рішення.

Нова дошка Beagle пропонує двоядерний RISC-V, призначений для програм AI

Бюджетне обладнання RISC-V вже в дорозі, і це набагато доступніше, ніж будь-що, що ми бачили в минулому, з достатньою потужністю центрального процесора, щоб любитель міг щось з ним зробити. Пізніші моделі можуть конкурувати з чіпами, такими як Raspberry Pi, хоча, ймовірно, за дорожче.

MIPS, китайський центральний процесор Loongson, обидва беруть участь у RISC-V

Wave Computing вийшов з-під банкрутства, перейменований у MIPS і тепер будуватиме процесори RISC-V. Так, ви правильно прочитали.