Western Digital оголошує про плани власного процесора RISC-V

RISC-V не була великою темою для нас на wfoojjaec, але архітектура набору команд із повністю відкритим вихідним кодом (ISA) в останні роки посилювала імпульс у галузі, оскільки більше компаній підписали контракт на будівництво RISC V -сумісні процесори. Хоча це не перша ISA із відкритим кодом, RISC-V призначена для використання на більш широкому діапазоні пристроїв, ніж деякі попередні роботи в цьому просторі. Зараз Western Digital оголосила, що має намір створити власний процесор RISC-V, що може стати головним проривним моментом для ISA в цілому.

RISC-V розробляється протягом багатьох років і має на меті бути практичним ISA для розвитку центрального процесора, а не строго навчальним завданням. Вступ Вікіпедії на ISA досить добре, якщо ви шукаєте огляд. За даними Western Digital, він інвестує в свій новий процесор, SweRV, як частину своєї мети постачати мільярд RISC-V ядер у свої різні запаси зберігання протягом року. WD побудує ядро ​​SweRV - відкриту стандартну ініціативу для когерентної пам'яті в кеш-пам'яті по мережі (OmniXtend) та симулятора набору інструкцій з відкритим кодом RISC-V. Перші два проекти покликані покращити власні зусилля Western Digital на ринку зберігання, а третій - користі для спільноти RISC-V (загалом, крім самої WD).

"Оскільки великі дані та швидкі дані продовжують розповсюджуватись, цілі технології мають важливе значення для розблокування справжнього значення даних у сьогоднішніх широкомасштабних додатках, орієнтованих на дані", - заявив Western Digital CTO Мартін Фінк у своєму виступі. У окремому випуску прес-релізу в кінці листопада WD окреслив деякі його думки. Компанія стверджує, що ери "Великих Даних" і великі обсяги обробки даних менш піддаються застосуванню архітектури загального призначення для підвищення ефективності обчислень, ніж колись. Західний цифр вважає, що цей єдиний підхід до обробки є менш сумісним із вимогами сучасної епохи, ніж те, що іноді називають "архітектури, специфічні для конкретних областей".

RISC-V - західний цифровий спосіб шукати переваги продуктивності за допомогою архітектури центрального процесора, який можна налаштувати відповідно до власних потреб, а не намагатися вписатися в центральний процесор загального призначення. Звичайно, така обробка, про яку ми маємо на увазі, є досить низький рівень - ядро ​​SweRV, як очікується, буде розгорнуто у SSD та флеш-контролерах, а не на традиційному сокеті ЦП. Цей новий процесорний ядро ​​- це 32-розрядна конструкція в порядку, з двосторонньою суперскалярною архітектурою та дев'ятиступінчастим трубопроводом. Очікується, що годинник буде до 1,8 ГГц, побудований на 28-нм процесовому вузлі.

Читати далі

RISC-V навшпиньки до основного потоку завдяки платформі розробників SiFive, високопродуктивний процесор

RISC V продовжує проникати на ринок, цього разу завдяки дешевшій та повнофункціональнішій тестовій материнській платі.

Seagate представляє власні ядра RISC-V для майбутніх контролерів зберігання

Щоб досягти своєї мети в 50 ТБ на диск протягом наступних кількох років, Seagate вирішила, що потрібен спеціальний контролер зберігання. RISC-V запропонував рішення.

Нова дошка Beagle пропонує двоядерний RISC-V, призначений для програм AI

Бюджетне обладнання RISC-V вже в дорозі, і це набагато доступніше, ніж будь-що, що ми бачили в минулому, з достатньою потужністю центрального процесора, щоб любитель міг щось з ним зробити. Пізніші моделі можуть конкурувати з чіпами, такими як Raspberry Pi, хоча, ймовірно, за дорожче.

MIPS, китайський центральний процесор Loongson, обидва беруть участь у RISC-V

Wave Computing вийшов з-під банкрутства, перейменований у MIPS і тепер будуватиме процесори RISC-V. Так, ви правильно прочитали.